211service.com
Ny chiparkitektur skulle kunna utvidga Moores lag
Inom chiptillverkningsindustrin har det bästa sättet att öka hastigheten på elektronik och göra dem billigare alltid varit att krympa ett chips transistorer för att skapa utrymme för fler. Men nu forskare vid Hewlett-Packard (HP) Labs har aviserat ett radikalt annorlunda tillvägagångssätt: en design som skapar plats för åtta gånger fler transistorer på ett chip, samtidigt som man undviker behovet av att göra transistorerna mindre.
Dessa nanoskaliga tvärstänger, utvecklade av HP, kan leda till en helt ny chiparkitektur som skulle förbättra chipprestandan utan att krympa transistorer. Tvärstängerna ska placeras ovanpå transistorerna och ersätta de trådanslutningar som för närvarande finns mellan dem och frigöra utrymme för fler transistorer.
Under en lång tid har vi i branschen varit besatta av denna idé att högre kapacitet [chips] och lägre kostnad är lika med mindre transistorer, och vi har investerat huvuddelen av våra ansträngningar på detta område, säger Stanley Williams , senior fellow och chef för kvantvetenskaplig forskning vid HP Labs. Den nya forskningen, säger Williams, är det första beviset på att det är möjligt att dramatiskt förbättra integrerade kretsar utan att krympa transistorer.
Chipkomponenter har stadigt blivit mindre sedan 1960-talet, enligt Moores lag: förutsägelsen att ungefär vartannat år kommer integrerade kretsar att fördubblas i transistorkapacitet och hastighet. Ingenjörer vet dock att transistorstorleken kommer att nå sin fysiska gräns inom det närmaste decenniet eller så. HP:s nya design kan förlänga Moores lag år utöver det, säger Williams.
Problemet med dagens chiparkitektur är att en stor andel kisel faktiskt inte används för transistorer. Istället är mycket av kiselfastigheten befolkad med aluminiumtrådsanslutningar som ger ström och instruktioner till kretsen. Så för att få plats med fler transistorer designade Williams och HP-forskaren Greg Snider ett chip med ledningarna ovanpå, istället för mellan transistorerna. Forskningen kommer att publiceras i numret 24 januari av Nanoteknik .
Det här översta lagret av ledningar är baserat på en tvärstångsstruktur – ett slags nanoskala trådnät – som forskare vid HP Labs har utvecklat för molekylära minnesenheter sedan 1990-talet. Vid varje korsning i nätet, säger Williams, finns en omkopplare som styr flödet av elektroner till och från transistorn under den.
HP:s arbete följer forskning gjord av Konstantin Likharev , professor i fysik vid Stony Brook University, i New York, som först föreslog att ansluta ledningar ovanpå transistorer. Likharevs schema krävde dock atomär manipulation av nanotrådarna – en tillverkningsomöjlighet, säger Williams. Däremot, säger Williams, har HP:s design potential att enkelt integreras i en chiptillverkningsanläggning.
För närvarande håller HP-forskare på att utveckla en laboratorieprototyp med hjälp av designen, och Williams förväntar sig att den ska vara klar i slutet av året. Till 2010, säger han, bör tekniken vara klar för tillverkning.
Den första tillämpningen av tekniken kommer med största sannolikhet att vara i en typ av chip som kallas fältprogrammerbara gate arrays (FPGAs), som har flexibiliteten att programmeras för att utföra en mängd olika uppgifter. FPGA:er används vanligtvis i designskeden av elektronik och kommunikationssystem. Men när buggarna är utarbetade ur designen ersätter tillverkare FPGA:er med snabbare, billigare chips som kallas applikationsspecifika integrerade kretsar (ASIC). Att minska storleken och kostnaderna för FPGA:er och öka deras hastighet har potentialen att flytta balansen mellan FPGA:er och ASIC:er, säger Williams.